周四，总部在英国的AI芯片公司Graphcore发布了一款IPU产品Bow，采用的是
据介绍，这款处理器将计算机训练神经网络的速度提升40%，同时能耗比提升了16%。
能够有如此大的提升，也是得益于台积电的3D WoW硅晶圆堆叠技术，以此来实现了性能和能耗比的全面提升。
与Graphcore的上一代相比，Bow IPU可以训练关键的神经网络，速度约为40%，同时，效率也提升了16%。
同时，在台积电技术加持下，Bow IPU单个封装中的晶体管数量也达到了前所未有的新高度，拥有超过600亿个晶体管。
官方介绍称，Bow IPU的变化是这颗芯片采用3D封装，晶体管的规模有所增加，算力和吞吐量均得到提升，Bow每秒可以执行350万亿flop的混合精度AI运算，是上代的1.4倍，吞吐量从47.5TB提高到了65TB。
Bow IPU的诞生证明了芯片性能的提升并不一定要提升工艺，也可以升级封装技术，向先进封装转移。
Graphcore 首席技术官和联合发起人Simon Knowles表示，「我们正在进入一个先进封装的时代。在这个时代，多个硅芯片将被封装在一起，以弥补在不断放缓的摩尔定律 (Moore’s Law) 道路上取得的慢慢的提升所带来的性能优势。」
从芯片的规格上看，Bow IPU是世界上第一款基于台积电的 3D Wafer-On-Wafer的处理器，单个封装中拥有超过600亿个晶体管，具有350 TeraFLOPS的AI计算的性能，是上一代MK2 IPU的1.4倍。片内存储较上一代来看没有变化，依然保持0.9GB的容量，不过吞吐量从47.5TB提高到了65TB。
“变化大多数表现在，它是一个3D封装的处理器，晶体管的规模有所增加，算力和吞吐量均得到提升。” Graphcore大中华区总裁兼全球首席营收官卢涛说道。而在大家都关注的工艺制程上，Bow IPU 延续了上一代台积电 7nm 工艺制程，没有变化。
理论上，一颗芯片的性能提升非常大程度上取决于工艺制程上的进步，但随着工艺制程越来越逼近物理极限，摩尔定律逐渐失效，业界不得不寻找新的技术方向来延续摩尔定律。其中，3D封装就是被业界广泛看好的技术方向。
中国工程院院士、浙江大学微纳电子学院院长吴汉明就曾在一次演讲中提到，如果将芯片制造和芯片封装相结合，也能做到65nm工艺制程实现40nm工艺制程的性能功耗要求。
至于为何选择改变封装方式而不是更先进的工艺，卢涛则表示MK2 IPU有594亿个晶体管，大概823平方毫米，已经是7nm单个Die能够生产的最精密的芯片。
“我们评估从7nm、5nm，到3nm等不同工艺节点的收益时发现，从7nm到5nm的生产的基本工艺提升所带来的收益不像以前从28nm到14nm一样，能带来百分之几十的收益，而是降到了20%。这时候我们大家可以通过别的手段和方法获得同样的收益。”
通过3D堆叠的方式，Bow IPU的两个Die增加了晶体管的数量，其中一个Die（Colossus Die）和上一代一样，另一个Die大多数都用在提高跨Colossus Die的电源功率传输，优化Colossus Die的操作节点，从而转化为有效的时钟加速。
2018年4月，在美国加州圣克拉拉举行了第二十四届年度技术研讨会。在这次会上，全球最大的半导体代工企业台积电首次对外公布了名叫SoIC（System on Integrated Chips）的芯片3D封装技术。
这是一种整合芯片的封装技术，由台积电和谷歌等公司共同测试开发。而谷歌也将成为台积电3D封装芯片的第一批客户。
3D封装技术，就是指在不改变封装体尺寸的前提下，在同一个封装体内，在垂直方向上叠放两个或者更多芯片的技术。
相较于传统的封装技术，3D封装缩小了尺寸、减轻了质量，还能以更快的速度运转。
台积电在年度技术研讨会上表示，SoIC是一种创新的多芯片堆叠技术，是一种晶圆对晶圆的键合技术。SoIC的实现，是基于台积电已有的晶圆基底芯片（CoWoS）封装技术和多晶圆堆叠（WoW）封装技术所开发的新一代封装技术。
晶圆基底芯片（CoWoS），全称叫Chip-on-Wafer-on-Substrate，是一种将芯片、基底都封装在一起的技术。封装在晶圆层级上进行。这项技术隶属于2.5D封装技术。
而多晶圆堆叠技术，或者堆叠晶圆（WoW，Wafer on Wafer），简单来说，就是取代此前在晶圆上水平放置工作单元的技术，改为垂直放置两个或以上的工作单元。这种做法可以使得在相同的面积下，有更多的工作单元被放到晶圆之中。
这样做还有另一个好处：每个晶片可以以极高的速度和最小的延迟相互通信。甚至，制造商还可以用多晶圆堆叠的方式将两个GPU放在一张卡上。
但也有一定的问题。晶圆被粘合在一起后，一荣俱荣、一损俱损。哪怕只有一个坏了，另一个没坏，也只能把两个都丢弃掉。因此，晶圆量产或成最大问题。
而为了减少相关成本，台积电只在具有高成品率的生产节点使用这项技术，比如，台积电的16nm工艺。
相较于CoWoS和WoW，SoIC更倚重CoW（Chip on Wafer）设计。对于芯片业者来说，采用CoW设计的芯片，生产上会更成熟，良率也可以提升。
值得一提的是，SoIC能对小于等于10nm的制作的步骤进行晶圆级的键合。键合技术无疑会大幅度的提升台积电在这方面的竞争力。
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